Laporan Akhir M2-Percobaan 1
2. Alat dan Bahan
[Kembali]
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
- Jumper
3. Rangkaian Simulasi
[Kembali]
Percobaan 1 J-K flip flop dan D flip flop
1. Buatlah rangkaian seperti pada gambar berikut.
2. Buatlah kondisi switch-switch seperti pada jurnal yang telah disediakan
3. Catat kondisi logika LED H0 & H1 nya.
.jpeg)
4. Prinsip Kerja Rangkaian
[Kembali]
Pada kondisi pertama diketahui B0 = 0 ; B1 = 1 ; B2 = B3 = B4 = B5 = B6 = don't care. Maka didapatkan output untuk JK Flip-Flop berupa Q = 0 ; Q' = 1, dapat dilihat pada percobaan, kaki B0 terhubung dengan R dan kaki B1 terhubung dengan S, yang mana sama-sama aktif low maka reset akan aktif karena berlogika 0 dan akan memaksa output Q untuk bernilai 0. Selanjutnya untuk output D Flip-Flop, untuk mengaktifkan set reset pada D flip-flop diharuskan bernilai 0 karena aktif low. Karena riset aktif, maka ia memaksa output untuk bernilai 0.
Untuk kondisi 2, dengan kondisi B0 = 1; B1 = 0; B2 = B3 = B4 = B5 = B6 = dont care maka didapatkan output dari JK flip-flop Q = 1; Q' = 0 dan output D Flip-Flop Q = 1; Q' = 0 hal tersebut dikarenakan arus yang masuk pada set reset; S = 0; R = 1 dimana set reset merupakan aktif low yang mana akan aktif saat berlogika 0 maka dari itu set aktif dan akan memaksa nilai Q' untuk bernilai 0 atau saat reset tidak aktif, ia akan memaksa output untuk logika 1.
Untuk kondisi 3, dengan kondisi B0 = 0; B1 = 0; B2 = B3 = B4 = B5 = B6 = dont care didapatkan output JK Flip-Flop Q = 1 ; Q' = 1 dan output D Flipo-Flop Q = 1; Q' = 1 maka terjadi kondisi terlarang atau keadaan yang tidak diperbolehkan.
Untuk kondisi 4, dengan kondisi B0 = 1; B1 = 1; B2 = 0; B3 = clock; B4 = 0 ; B5 = 0 ; B6 = 1 didapatkan output JK Flip-Flop Q = 0; Q' = 1 dan D Flip-Flop dengan output Q = 0 ; Q' = 1 hal tersebut terjadi karena set reset tidak aktif dikarenakan aktif flow, sehingga untuk JK Flip Flop memperoleh input dari J, K, clock begitu juga input D flip flop dari D dan clock.
Untuk kondisi 5, dengan kondisi B0 = 1; B1 = 1; B2 = 0; B3 = clock; B4 = 1; B5 = 1; B 6 = mengikuti output sebelumnya. Dihasilkan output JK Flip Flop berupa Q = 0; Q' = 1 dan D Flip Flop berupa Q = 1; Q' = 0 dikarenakan saat reset tidak aktif karena berlogika 1 maka output dipengaruhi oleh nilai J, K, D, dan clock-nya untuk outputnya sesuai dengan tabel kebenaran.
Untuk kondisi 6, dengan kondisi B0 = 1; B1 = 1; B2 = 1; B3 = clock; B4 = 0; B5 dont care; B6 = 0, didapatkan output JK Flip Flop Q = 1; Q' = 0 dan output D Flip-Flop berupa Q = 1; Q' = 0 maka karena set reset aktif low dan tidak aktif maka kita mengikuti nilai J, K, D, clock dan menyamakannya dengan tabel kebenaran.
Untuk kondisi 7 di mana B0 = 1; B1 = 1; B2 = 1; B3 = clock; B4 = 1; B5 = B6 = tidak ada, didapatkan output dari JK Flip Flop Q = toggle; Q' = toggle dan output dari D Flip-Flop tidak ada, hal tersebut dikarenakan output dari JK Flip Flop akan berkebalikan secara terus-menerus.
5. Video Rangkaian
[Kembali]
6. Analisa
[Kembali]
1. Dalam percobaan modul dua tentang flip flop, dikenal beberapa kondisi pada flip flop. Diantara kondisi tersebut adalah X, Toggle, →, dan terlarang. Jelaskan apa yang dimaksud dengan kondisi X, Toggle, →, dan terlarang beserta contohnya !
Jawabannya:
Kondisi X adalah kondisi don't care, artinya inputnya tidak berpengaruh terhadap output, baik bernilai nol ataupun 1 outputnya tidak akan berubah. Contohnya pada kondisi 1 percobaan 1 dimana inputan B2-B6 bernilai X dan B1 = B0 = 0 outputnya adalah 0 untuk Q dan Q' = 1 maupun kita rubah nilai B2 menjadi 1 atau 0 pun, nilai dari Q akan tetap 0.
Kondisi Toggle adalah kondisi dimana output Q dan Q' berubah-ubah secara bergantian dengan selang waktu tertentu. Kondisi ini terjadi pada J-K Flip-Flop percobaan terakhir (7) ketika inputan J dan K sama-sama bernilai 1.
Kondisi → adalah kondisi dimana inputan bernilai sama dengan output sebelumnya. Contohnya pada kondisi 4 Percobaan 1, dimana inputan B6 adalah -> yang mana pada percobaan kita menjadi nilai 1, karena output Q Percobaan 1 kondisi 3 adalah 1.
Kondisi terlarang adalah ketika output dari Q dan Q' sama-sama 1 atau sama-sama 0 (bernilai sama) dimana secara teori Q' adalah kebalikan dari Q. Contoh pada kondisi 3.
2. Dalam percobaan satu, apabila nilai B0 dan B1 sama-sama diberi logika 0, apa output yang dihasilkan pada percobaan? Kenapa hal ini bisa terjadi? Apa penyebab dan akibatnya pada rangkaian ?
Jawabannya:
Ketika B0 dan B1 sama-sama 0, output pada J-K dan D Flip Flop Q dan Q' sama-sama bernilai 1. Hal ini terjadi karena input B0 dan B1 adalah input untuk R dan S dan pada Flip-Flop merupakan kaki R dan S sama-sama aktif low, artinya akan aktif ketika inputan bernilai 0, karena R dan S aktif, input J-K dan D diabaikan. Sehingga pada rangkaian terjadi kondisi terlarang di mana input Q dan Q' bernilai sama, dan kondisi set reset aktif secara bersamaan.
3. Pada percobaan satu kondisi 1, 2, dan 3, terdapat kondisi X pada inputan B2, B3, B4, B5, B6. Apakah inputan ini akan mempengaruh output yang dihasilkan ? Jika iya, kenapa itu terjadi dan jika tidak siapa sebenarnya yang mempengaruhi nilai outputnya dan kenapa?
Jawabannya:
Inputan dari B2-B6 tidak berpengaruh karena salah satu input dari set (S) dan reset (R) aktif, yaitu ketika salah satu kaki B1 dan B0 bernilai nol karena aktif low, karena S dan R aktif sehingga input kaki J dan K maupun kaki D diabaikan atau don't care, artinya tidak ada pengaruh ke output, yang mempengaruhi output cuma kaki R dan kaki S. Ketika input S = 0 maka Q = 1 ketika input R = 0 dari Q akan 0 karena reset aktif.
7. Link Download
[Kembali]
Komentar
Posting Komentar