TP M3 - Percobaan 1 Kondisi 9
4. Prinsip Kerja [Kembali]
Pada percobaan 1 kondisi 9 diatas merupakan rangkaian counter asycronus dimana clocknya terhubung seri dengan inputan dflipflop selanjutnya bergantung terhadapat output dari dflipflop sebelumnya. rangkaian ini memiliki kelemahan karena perhitungan lebih lambat dari counter sinkron karena input dflipflop selanjutnya harus menunggu terlebih dahulu output dari dflipflop sebelumnya.
Pada rangkaian diatas terdapat 2 buat spdt yang telah terhubung dengan power dan ground. Inputan R dan S nya aktif low,Inputan r&snya aktif lho artinya akan aktif ketika nilai r dan s nya bernilai nol untuk membuat r&s tidak aktif kita harus membuat inputannya high atau satu supaya inputan yang berpengaruh hanya nilai clock dan nilai d nya. selnajutnya dflipflop yang terhubung secara seri sebanyak 8 buah yang artinya rangkaian tersebut termasuk kedalam rangkaian counter asyncrounus. dflipflop kedua clocknya terhubung dengan clock yang pertama. clock dflipflop ketiga terhubung ke dflipflop ke satu. begitu seterusnya. semua clocknya terhubung seri dengan clock yang pertama. bisa dilihat pada rangkaian rangkaian asinkronis tersebut di mana input berpindah sesuai urutannya mulai mulai dari yang terendah ke yang tertinggi. Inputan dari clock dari flip flop harus menunggu output dari flip flop sebelumnya.
Link simulasi rangkaian klik disini
Komentar
Posting Komentar