Laporan Akhir Modul 4- Percobaan 1
2. Alat dan bahan[Kembali]
1.Module D'Lorenzo :
2.IC J-K Flip Flop.
Tabel Kebenaran J-K Flip Flop
Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.
4. Power Supply
4. Jumper
5. probe
6. switch
3. Rangkaian Simulasi[Kembali]
Pada proteus:
Pada modul dlorenzo:
4. Prinsip Kerja[Kembali]
prinsip kerja pada rangkaian ini adalah
- Pada kondisi 1 ini switch B3-B6 terhubung pada aktif low atau Saat berlogika 0. selanjutnya Input Bo dan B₂ berlogika 1 atau aktif high, input B1 dont care. berdasarkan inputan - Inputan dengan memasukan data pada B1 maka pada outputnya mengalami pergeseran dimana output pertama menjadi masukan di jk flipklop kedua dan seterusnya begitu. output yang dihubungkan ke H7, H6, HS, H4 hidup secara bergantian jadi pada kondisi 1 ini menpakan kondisi siso Karna Pada register SISO Jalur masuk data berjumlah salu dan jalur keluaran juga berjumlah satu. pada register Siso ini juga data mengalami pergeseran hal ini sesuai dengan percobaan yang telan dilakukan dimana flipflop pertama menerima masukan dari input, sedangkan Flipflop kedua menerima masuikan dari flipflop pertama dan seterusnya dapat dibuktikan dengan output yang didapatkan hidup secara bergantian.
- Kondisi 2, Input B3-B6 diberikan aktif low atau berlogika 0, lalu B1 dont care, B0 diberikan aktif high atau berlogika 1 dan B2= panah. Berdasarkan data inputan tersebut, dengan memasukan data satu per satu. maka output yang didapatkan Keluar secara serempak maka kondisi tersebut merupakan SIPO karna pada register SIPO mempunyai satu saluran masukan saluran keruaran sejumlah Flip-flop yang menyusunnya. Pada register SIPO ini data yang masuk satu per satu atau secara serial dan dikeluarkan secara serentak (secara Paralel).
- Pada kondisi 3 ini diberikan inputan dengan B3-B6 nya dont care, selanjutnya B1 diberikan Inputan Aktif low dan B0 dan B2 Aktif high. kondisi ini merupakan kondisi PISO karena pada percobaan didapatkan dengan memasukkan data secara serentak dan output yang keluar satu per satu. Hal ini sesuai dengan teori register PISO dimana pada register PISO, mempunyai jalur masuk kan sejumlah flipflop yang menyusunnya dan hanya mempunyai satu jalur keluaran. Dan juga pada register. PISO ini data yang dimasukkan dalam register secara secara serentak dan data yang dikeluarkan serial.
- Pada kondisi 4 ini diberikan masukan B3-B6 = X, kemudian Bo aktif high, lalu B1 dan B₂ berlogika aktip low. B kondisi ini merupakan kondisi pipo karna saat data dimasukan serentakdan output yang didapatkan juga serentak. hali ini sesuai dengan jumlah flipflop yang menyusunnya dimana pada jenis PIPO ini data masuk dan keluar secara serentak
Analisa output yang dihasilkan tiap-tiap kondisi
- Kondisi 1
Yang bertindak sebagai input adalah B!, sehingga inputannnya masuk satu-satu setiap clock, sehingga output yang dihubungkan ke H7, H6, HS, H4 hidup secara bergantian dari penjelasan dan percobaan yang telah dilakukan dapat disimpulkan bahwa kondisi 1 ini menpakan kondisi siso Karna Pada register SISO Jalur masuk data berjumlah salu dan jalur keluaran juga berjumlah satu.
- Kondisi 2
Inputan pada kondisi 2 adalah B1, sehingga inputan masuk satu satu, kemudian sata clock ke-5 saklar B2 di turunkan sehingga clock mati, maka data inputan berhenti kemudian Keluar secara serempak berdasarkan hasil dari percobaan yang dilakukan dapat disimpulkan bahwa kondisi tersebut merupakan SIPO karna pada register SIPO mempunyai satu saluran masukan saluran keruaran sejumlah Flip-flop yang menyusunnya.
- Kondisi 3
Inputan adalah dari B3-B6, sehingga inputan masuk secara serentak, berdasarkan percobaan yang telah dilakukan kondisi ini merupakan kondisi PISO karena pada percobaan didapatkan dengan memasukkan data secara serentak dan output yang keluar satu per satu.
- Kondisi 4.
Pada kondisi 4 ini diberikan masukan B3-B6 = X, kemudian Bo aktif high, lalu B1 dan B₂ berlogika aktip low. Berdasarkan percobaan yang dilakukan kondisi ini merupakan kondisi pipo karna saat pratikum data dimasukan serentakdan output yang didapatkan juga serentak. hali ini sesuai dengan jumlah flipflop yang menyusunnya dimana pada jenis PIPO ini data masuk dan keluar secara serentak
Yang bertindak sebagai input adalah B!, sehingga inputannnya masuk satu-satu setiap clock, sehingga output yang dihubungkan ke H7, H6, HS, H4 hidup secara bergantian dari penjelasan dan percobaan yang telah dilakukan dapat disimpulkan bahwa kondisi 1 ini menpakan kondisi siso Karna Pada register SISO Jalur masuk data berjumlah salu dan jalur keluaran juga berjumlah satu.
- Kondisi 2
Inputan pada kondisi 2 adalah B1, sehingga inputan masuk satu satu, kemudian sata clock ke-5 saklar B2 di turunkan sehingga clock mati, maka data inputan berhenti kemudian Keluar secara serempak berdasarkan hasil dari percobaan yang dilakukan dapat disimpulkan bahwa kondisi tersebut merupakan SIPO karna pada register SIPO mempunyai satu saluran masukan saluran keruaran sejumlah Flip-flop yang menyusunnya.
- Kondisi 3
Inputan adalah dari B3-B6, sehingga inputan masuk secara serentak, berdasarkan percobaan yang telah dilakukan kondisi ini merupakan kondisi PISO karena pada percobaan didapatkan dengan memasukkan data secara serentak dan output yang keluar satu per satu.
- Kondisi 4.
Pada kondisi 4 ini diberikan masukan B3-B6 = X, kemudian Bo aktif high, lalu B1 dan B₂ berlogika aktip low. Berdasarkan percobaan yang dilakukan kondisi ini merupakan kondisi pipo karna saat pratikum data dimasukan serentakdan output yang didapatkan juga serentak. hali ini sesuai dengan jumlah flipflop yang menyusunnya dimana pada jenis PIPO ini data masuk dan keluar secara serentak
7. Download[Kembali]
link video klik disini
link hmtl klik disini
link datasheet switch klik disini
link data sheet gerbang AND klik disini
link data sheet led klik disini
link datasheet JK-flipflop 74111 klik disini
Komentar
Posting Komentar